IBM hat eine 0,7-Nanometer-Prozesstechnologie mit der neuen Nanostack-Architektur vorgestellt. Nach Angaben des Unternehmens passen damit fast 100 Milliarden Transistoren auf einen rund 150 Quadratmillimeter großen Testchip – nahezu die doppelte Dichte von IBMs 2021 vorgestellter 2-Nanometer-Technologie. Der Name bezeichnet eine Prozessgeneration und keine 0,7 Nanometer breiten Bauteile. Der technische Schritt liegt vor allem in einer dreidimensionalen Anordnung, die Transistoren vertikal stapelt und versetzt.
IBM nennt die Technologie die weltweit erste Chiptechnologie mit einem Knoten unter einem Nanometer für KI-Rechenzentren. Diese Formulierung klingt nach einem physikalischen Durchbruch. Genauer betrachtet beschreibt sie aber eine Prozessgeneration, nicht eine fertige Strukturgröße. Transistoren mit tatsächlichen Abmessungen von weniger als einem Nanometer lassen sich heute nicht zuverlässig und wirtschaftlich herstellen. IBM verspricht also keine realisierten Bauteile dieser Größe, sondern die Leistungs- und Effizienzgewinne, die sonst von einem solchen Skalierungsschritt zu erwarten wären.
Hier wird die Nanostack-Architektur relevant. Sie folgt einem Prinzip, das sich mit einem Hochhaus auf begrenztem Grundstück vergleichen lässt. Wer nur die Grundfläche vergrößert, stößt an Grenzen. Ein schlankerer Bau hilft wenig, wenn dieselbe Nutzerzahl auf derselben Fläche bleibt. Die vertikale Stapelung ändert die räumliche Logik: Mehr Funktionselemente passen in ein kompakteres Volumen, ohne dass jede Komponente kleiner gefertigt werden muss.
Was der 0,7-Nanometer-Knoten bezeichnet
Der neue Prozessknoten von IBM heißt 0,7-Nanometer-Technologie oder 7-Angstrom-Knoten. Ein Nanometer entspricht zehn Angstrom; die Bezeichnung ist damit mathematisch stimmig. Sie sagt aber nicht, dass auf dem Chip Strukturen von 0,7 Nanometern liegen. Solche Maße liegen weit unter heutigen fertigen Bauelementen und selbst unter atomaren Abständen vieler Kristallstrukturen.
In den frühen Generationen der Halbleiterfertigung entsprach die Knotenbezeichnung häufig noch ungefähr den tatsächlichen Strukturgrößen. Ein Chip am 180-Nanometer-Knoten nutzte entsprechend kleine Features, und auch bei späteren 130- und 90-Nanometer-Prozessen gab es einen direkteren Bezug. Seitdem bezeichnet ein Knoten vor allem eine Generation der Prozessplattform. Der Wert 3 Nanometer steht deshalb nicht für exakt drei Nanometer große Transistoren, und der 2-Nanometer-Knoten ebenso wenig für bauliche Details dieser Größe.
Die Aussage von IBMs Sub-1-Nanometer-Technologie ist damit präziser: Das Unternehmen strebt eine Prozessgeneration an, deren Kennzeichnung unter dem Nanometer liegt, deren praktischer Nutzen aber durch eine andere Bauform statt durch simple Verkleinerung entsteht. Für die Industrie ist der Knotenname ein Punkt auf einer Roadmap. Er markiert den Übergang zu einer neuen Architektur und soll zeigen, dass sich etablierte Herstellungsverfahren weiter skalieren lassen.
Die technische Grundlage sind IBMs Nanosheet-Transistoren, die zunächst für den 2021 vorgestellten 2-Nanometer-Knoten entwickelt wurden. Ein Nanosheet ist keine einzelne Siliziumschicht im üblichen Sinn, sondern ein sehr dünner, kanalartiger Bereich, der die Ladungsträger in einem Transistor steuert. Drei dieser Nanosheets bilden laut IBM eine funktionale Transistoreinheit. Jedes Nanosheet ist etwa fünf Nanometer dick, das entspricht rund 15 Siliziumatomlagen. Zwischen den Nanosheets liegen ungefähr neun Nanometer.
Warum IBM Transistoren vertikal stapelt
Die Grundeinheit der Nanostack-Architektur besteht aus zwei Transistoren, die übereinander liegen und verbunden sind. Das klingt nach einer einfachen Kopplung, hat aber Folgen für Layout, Verdrahtung und Leistungsaufnahme. Durch die gestaffelte Anordnung passt mehr Transistordichte auf dieselbe Chipfläche, während mehrere Siliziumebenen genutzt werden. Das Ziel ist nicht, einen Transistor unsichtbar klein zu machen, sondern die zweidimensionale Fläche um eine räumliche Dimension zu ergänzen.
Für KI-Systeme ist das relevant, weil die Rechenaufgaben nicht allein von der Roh-Rechenleistung eines Prozessors abhängen. Große Modelle brauchen viel Speicher, hohe Datenraten und möglichst wenig Energie pro Operation. Ein Rechenzentrum wird zunehmend nach seinem Verhältnis von nutzbarer Leistung zu Stromverbrauch beurteilt. Eine höhere Transistordichte kann mehr Rechenlogik auf derselben Chipfläche unterbringen; ob dadurch die Kosten eines Rechenzentrums sinken, hängt zusätzlich von Ausbeute, Verpackung, Speicher, Stromversorgung und Kühlung ab. Effizientere Schaltungen können Leistungsaufnahme und Abwärme reduzieren.
IBM nennt als Zielvorteile gegenüber dem eigenen 2-Nanometer-Prozess bis zu 50 Prozent höhere Rechenleistung oder 70 Prozent bessere Energieeffizienz. Diese Werte stammen aus technischen Berichten des Unternehmens und sind damit Projektionen, keine belegten Messwerte eines frei verfügbaren Serienprodukts. Beide Größen schließen einander nicht zwingend aus, weil die tatsächliche Verbesserung vom Einsatzfall abhängt. Eine Anwendung, die von höherer Dichte profitiert, wird andere Ergebnisse zeigen als ein datenintensives System, bei dem es auf wenig Energie pro verarbeiteter Information ankommt.
Die Architektur wird als Fortsetzung der Nanosheet-Entwicklung verstanden. Das ist industriell plausibel, weil ein neues Designkonzept nicht völlig neu erfunden werden muss. Aufbauend auf bekannten Nanosheet-Prozessen lässt sich die Stapelung schrittweise in vorhandene Fertigungsumgebungen integrieren. Der Prüfstein bleibt die Herstellbarkeit. Vertikal gestapelte Bauelemente verlangen präzise Ausrichtung, passende Verbindungen und ein Materialsystem, das die einzelnen Ebenen ohne elektrische oder thermische Fehler miteinander verbindet.
SRAM wird zum Engpass für KI
IBM stellte die Nanostack-Architektur auf der IEEE-Symposium-Konferenz für VLSI-Technologie und Schaltungen 2025 in Kyoto vor. Auf dem Symposium 2026 zeigten die Forscher zusätzlich, wie sich die Skalierung von SRAM um 40 Prozent verbessern lässt. SRAM ist ein besonders schneller flüchtiger Speicher, dessen Inhalte bei Stromausfall verloren gehen. Gerade bei KI-Arbeitslasten wird er häufig als Cache oder als eng an den Rechenkern gekoppelter Zwischenspeicher eingesetzt. Das Lesen und Schreiben ist schnell, verbraucht aber Energie.
Eine SRAM-Speicherzelle besteht aus sechs Transistoren. In IBMs neuem Entwurf sorgen gestaffelte Kanäle dafür, dass die Höhe eines Speicherzellen-Arrays um 40 Prozent geringer ausfällt. Dadurch passt mehr SRAM in denselben Bereich des Chips. Für KI-Anwendungen kann das ein erheblicher Vorteil sein, weil mehr Daten lokal und mit hoher Bandbreite verfügbar sind. Der Rechenkern wartet dann seltener auf langsamere Speicherhierarchien und führt Operationen mit weniger Datenbewegung aus.
Die Entwicklung zeigt den Bedarf. Zwischen den 3-Nanometer- und 2-Nanometer-Generationen verbesserte sich laut IBM die SRAM-Skalierung nur um wenige Prozent. Parallel wuchs bei fortgeschrittenen KI-Chips und -Beschleunigern der Bedarf an lokalem Speicher. Ein größerer Abstand zwischen Rechenleistung und Speicherkapazität kann den praktischen Nutzen zusätzlicher Transistoren begrenzen, selbst wenn die Prozessoren nominal schneller werden. Man könnte dies mit einer breiteren Autobahn vergleichen, auf der mehr Fahrzeuge fahren, während die Ausfahrten und Rastplätze unverändert bleiben. Dann entsteht Stau, obwohl die Strecke selbst effizienter geworden ist.
IBM stellt die 40-prozentige SRAM-Skalierung als einen Weg dar, mehr schnellen Speicher auf derselben Fläche unterzubringen und damit die hohen Bandbreitenanforderungen von KI-Workloads besser zu bedienen. Höhere Bandbreite und bessere Effizienz sind nicht nur Nebenaspekte der Transistorstapelung. Sie gehören zum Gesamtsystem aus Logik, Speicher und Interconnects. Je nachdem, wie gut das Zusammenspiel gelingt, kann ein Chip nicht nur mehr Recheneinheiten enthalten, sondern diese auch mit den Daten versorgen, die sie für eine sinnvolle Verarbeitung benötigen.
Vom Forschungsergebnis zur industriellen Produktion
IBM entwickelt die Technologie als Forschungsunternehmen und stellt die Prozesse nicht selbst in großen Stückzahlen fertig. Für die kommerzielle Umsetzung arbeitet IBM bei der 2-Nanometer-Nanosheet-Technologie mit Rapidus in Japan zusammen. Eine weitere Kooperation mit Samsung in Südkorea zielt auf die Vermarktung verwandter oder weiterentwickelter Technologien. Dass IBM für die Nanostack-Einführung noch keinen konkreten Fertigungspartner für den Sub-1-Nanometer-Knoten nennt, ist kein Nebendetail: Es zeigt, wie früh die Technologie noch ist.
TSMC entwickelte Nanosheet-Transistoren unabhängig für seine eigene 2-Nanometer-Technologie. Huiming Bu, bei IBM für die Halbleiterforschung verantwortlich, sagte im Pressegespräch mit Ars Technica, Nanosheets würden von führenden Foundries bei den meisten 3-Nanometer- und allen 2-Nanometer-Prozessen eingesetzt. Das ist eine Aussage eines beteiligten Unternehmens über den Stand der Branche. Sie zeigt zugleich, dass die Grundrichtung der Nanosheet-Skalierung nicht auf IBM beschränkt ist.
IBM rechnet frühestens in den nächsten fünf Jahren und wahrscheinlich innerhalb eines Jahrzehnts mit der Produktion von Chips am Sub-1-Nanometer-Knoten. Solche Zeitfenster sind in der Halbleiterindustrie üblich, weil Roadmap-Termine von Materialentwicklung, Ausrüstung, Prozessreife und Kundenvorbereitung abhängen. Die Umstellung verlangt neue Werkzeuge und Konstruktionsregeln, während die Ausbeute zunächst niedrig sein dürfte. Zudem müssen verlässliche Datenzugriffe und geeignete Testverfahren entstehen. Der Weg von der wissenschaftlichen Demonstration zum wirtschaftlichen Standard ist lang.
Der größere Reiz liegt in der möglichen Ablösung des Nanosheets als Hauptprinzip. Sollte Nanostack die Skalierung wieder stärker vorantreiben, könnten CPUs, GPUs und andere Beschleuniger in Foundries weltweit ähnliche gestapelte Strukturen nutzen. Für IBM wäre das eine Fortsetzung der bisherigen Rolle: Forschungsergebnisse werden zu industriellen Konzepten, die andere Unternehmen in Serienprodukte übersetzen. Der Erfolg wäre damit nicht der Bau eines einzelnen Superchips, sondern die Etablierung eines neuen Fertigungsbausteins.
Was die Sub-1-Nanometer-Technologie für KI-Rechenzentren bedeutet
Technisch ist die Meldung relevant, weil sie zeigt, dass die Branche das Ziel einer Sub-1-Nanometer-Knotenbezeichnung nicht durch eine unrealistische atomare Verkleinerung verfolgt. Stattdessen wird die räumliche Anordnung der Bauelemente neu gestaltet. Die Nanostack-Architektur erweitert das Design von einer vor allem horizontalen zu einer dreidimensionalen Skalierung. Damit reagiert sie auf eine wachsende Herausforderung: In modernen Prozessoren nimmt der Anteil an Schaltungen, die Daten bewegen oder zwischenspeichern, gegenüber den eigentlichen Recheneinheiten zu.
Für KI-Rechenzentren kann daraus eine praktische Kette von Vorteilen entstehen. Mehr Transistordichte bedeutet mehr Rechenleistung pro Fläche und potenziell geringere Kosten. Die vertikale Integration kann Wege zwischen Bauelementen verkürzen. Die verbesserte SRAM-Skalierung erhöht die lokale Datenverfügbarkeit. Und wenn die Energieeffizienz steigt, sinken möglicherweise Stromverbrauch, Abwärmung und die Anforderungen an die Kühlung. Diese Effekte können zusammenwirken.
Die Einschränkung liegt in den Worten „könnte“, „Projektionen“ und „Zielvorteile“. IBM hat bislang eine Architektur und technische Modellierungen vorgestellt, nicht jedoch die Serienreife eines frei bestellbaren Chips nachgewiesen. Auch der Vergleich mit der 2-Nanometer-Generation misst den möglichen Sprung innerhalb derselben Prozessfamilie. Er ist nicht automatisch ein Vergleich mit jedem konkurrierenden Produkt, denn deren Architekturen, Arbeitslasten und Fertigungsstände unterscheiden sich.
Nüchtern betrachtet ist IBMs Sub-1-Nanometer-Chiptechnologie vor allem ein plausibler Ansatz, klassische Miniaturisierung durch räumliche Integration zu ergänzen. Ihr Erfolg misst sich nicht an der Knotenbezeichnung, sondern an drei Kriterien: Lässt sich die Architektur mit ausreichender Ausbeute fertigen? Senkt sie im realen Betrieb Energie und Kosten pro KI-Rechnung? Und übernehmen andere Foundries das Prinzip, sodass ein industrieller Standard daraus wird? Wenn diese Fragen positiv beantwortet werden, könnte aus dem 0,7-Nanometer-Knoten die nächste reguläre Generation hochvolumiger Chips werden. Dann beginnt die nächste Runde im Wettbewerb um Transistordichte und Energieeffizienz, nicht ein physikalischer Durchbruch.
Quellen: Ars Technica · IBM Newsroom
